Cinvestav
Departamento de Computación

Curso: Arquitectura de Computadoras

Prof. Dr. Luis Gerardo de la Fraga
Cuatrimestre enero-abril de 2026

Este es el contenido del curso.

Apuntes:

27/02/2026 Los corrimientos, multiplicación y división que se hacen en el RISC0.
21/02/2026 El código en Verilog del procesador RISC0 versión 0.2 con comunicación serial.
21/02/2026 El ensamblador versión 0.2 para el procesador RISC0, con la comunicación serial.
18/02/2026 El ensamblador versión 0.1 para el procesador RISC0.
12/02/2026 Código en Verilog del procesador RISC0 y la prueba hecha en clase.
29/01/2026 El diseño de una arquitectura RISC por Niklaus Wirth.
27/01/2026 El RS-232 funcionando con el oscilador en el FPGA.
27/01/2026 Envío de un dato a través del puerto RS-232.
22/01/2026 El diseño de una máquina de estados en Verilog.
20/01/2026 El diseño en Verilog del oscilador caótico de Lorenz.
13/01/2026 El sumador, el multiplicador y un registro en Verilog.
13/01/2026 Un tutorial de Verilog.
06/01/2026 Biblioteca en C para realizar las operaciones de suma y multiplicación en aritmética de punto fijo.
06/01/2026 El sistema de Lorenz simulado con números reales en python.

Tareas del curso

Tarea 5. El oscilador caótico en ensamblador para el RISC0 y funcionando en el FPGA
Fecha de entrega: 10 de marzo de 2026.

1. Se debe programa el oscilador caótico en el ensamblador del RISC0
2. Reportar en simulación que el oscilador esté trabajando
3. Probar el programa en el FPGA.
4. Se deben extraer los datos del FPGA usando la comunicación serial
5. Reportar el consumo de recursos del FPGA tanto del diseño anterior, de la tarea 4, como el de esta tarea.

Tarea 4. El oscilador caótico funcionando en el FPGA
Fecha de entrega: 17 de febrero de 2026.

1. Se tienen que extraer los datos del FPGA usando la comunicación serial
2. Se tiene que verificar que el diseño quepa en los recursos disponibles en el FPGA, no es así se intentará reducir el número de bits que se usan en la representación
3. Debe verificarse primero en software en C que el oscilador funciona en la representación escogida
4. Se tiene que visualizar en la computadora los diagramas de fase entre las variables del oscilador

Tarea 3. Diseño en verilog del oscilador caótico
Fecha de entrega: 3 de febrero de 2026.

1. Se debe verificar el funcionamiento correcto del oscilador realizando vectores de prueba.
2. Presentar la simulación de las formas de onda, tomando pantallazos del programa gtkwave.

Tarea 2. Diseño en verilog del módulo que calcula las derivadas
Fecha de entrega: 27 de enero de 2026.

1. Se debe verificar el funcionamiento correcto del módulo realizando vectores de prueba.

Tarea 1. El oscilador caótico en python en punto flotante y en C en aritmética de punto fijo
Fecha de entrega: 20 de enero de 2026.

Última actualización: 27 de febrero, 2026
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